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La formulación de phantoms patentada por el grupo de Comunicaciones Móviles, destacada por el programa de Radar de la innovación de la Comisión Europea

Perfil

Javier Valls Coquillat


Cargo	FACULTY & VISITING PROFESSOR - Associate Professor
Correo electrónico	jvalls@eln.upv.es
Teléfono	34 96 284 9418
Grupos	Grupo de Integración de Sistemas Digitales (GISED)
Bio Publicaciones	Bio Javier Valls es Ingeniero de Telecomunicaciones por la Universidad Politécnica de Cataluña desde 1993 y doctor en Ingeniería de Telecomunicaciones por la Universidad Politécnica de Valencia desde 1999. Desde 1993 forma parte del Departamento de Ingeniería Electrónica de la Universidad Politécnica de Valencia, donde actualmente es profesor Titular de Universidad. Su interés investigador se centra en el diseño de sistemas digitales de procesamiento de señales y sistemas de comunicaciones basados en FPGA. Publicaciones 2016 Reduced-complexity Non-Binary LDPC decoder for high-order Galois fields based on Trellis Min-Max algorithm 2015 Low-Complexity Time Synchronization Algorithm for Optical OFDM PON System Using a Directly Modulated DFB Laser Reduction of complexity for Non-binary LDPC decoders with compressed messages One Minimum Only Trellis Decoder for Non-Binary Low-Density Parity-Check Codes Simplified Trellis Min-Max Decoder Architecture for Nonbinary Low-Density Parity-Check Codes High-performance NB-LDPC decoder with reduction of message exchange 2014 Reliability-based iterative decoding algorithm for LDPC codes with low variable-node degree Multiple-Vote Symbol-Flipping Decoder for Non-Binary LDPC Codes Non-Binary LDPC Decoder based on Symbol Flipping with Multiple Votes Reduced-Complexity Min-Sum Algorithm for Decoding LDPC Codes with Low Error-Floor Non-Binary LDPC Decoder Based on Simplified Enhanced Generalized Bit Flipping Algorithm 2013 Architecture of Generalized Bit-Flipping Decoding for High-Rate Non-binary LDPC Codes 2012 Hardware Architecture of a Gaussian Noise Generator Based on Inversion Method Serial Symbol-Reliability Based Algorithm For Decoding Non-Binary LDPC Codes Modifed Shuffled Based Architecture for High Throughput Decoding of LDPC Codes High-Throughput Interpolator Architecture for Low-Complexity Chase Decoding of RS Codes Improved Sliced Message Passing Architecture for High Throughput Decoding of LDPC Codes Fully-parallel LUT-based (2048,1723) LDPC Code Decoder for FPGA High-Throughput FPGA-based Emulator for Structured LDPC Codes Decoder for an Enhanced Serial Generalized Bit Flipping Algorithm 2011 High speed RS(255,239) decoder based on LCC decoding Low cost Hardware Implementation of logarithm approximation 2010 FPGA implementation of atan(Y/X) based on Logarithmic transformation and LUT-based techniques 2009 50 Years of CORDIC: Algorithms, Architectures and Applications Power consumption reduction in a Viterbi Decoder for OFDM-WLAN Design of Power and Area Efficient Digital Down-converters for Broadband Communications Systems Low-power FPGA-implementation of atan(Y/X) using Look-Up Table methods for communication applications Design and FPGA-implementation of a high performance timing recovery loop for broadband communications FPGA-implementation of time-multiplexed multiple constant multiplication based on carry-save arithmetic 2008 Efficient mapping of CORDIC Algorithm for OFDM-based WLAN 2007 Scheme for reducing the storage requirements of FFT twiddle factors on FPGAs Reduction of power consumption in a Viterbi Decoder for OFDM-WLAN Time synchronization for the IEEE 802.11a/g WLAN Standard Improvement of a Time Synchronization Algorithm for IEEE 802.11a/G WLAN Standard Implementation on FPGA of a LUT-based atan(Y/X) operator suitable for Synchronization Algorithms 2006 Design of high performance timing recovery loops for communication applications 2005 Efficient pipeline FFT processors for WLAN MIMO-OFDM systems Efficient mapping on FPGA of a Viterbi decoder for wireless LANs Efficient FPGA implementation of CORDIC algorithm for circular and linear coordinates Statical power estimation for FPGAs 2003 Area-efficient FPGA-based FFT processor Efficient FPGA-Implementation of two's complement digit-serial/parallel multipliers Area-Optimized Implementation of Quadrature Direct Digital Frequency Synthesizers on LUT-based FPGAs Digit-serial Complex-Number Multipliers on FPGAs 2002 Evaluation of CORDIC Algorithms for FPGA design 2001 Optimisation of direct digital frequency synthesizers based on CORDIC

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