Design and FPGA-implementation of a high performance timing recovery loop for broadband communications

Año	2009
Autores	Javier Valls Coquillat
Coautores	V. Torres, A. Perez-Pascual, T. Sansaloni, J.Valls
Revista	Journal of Signal Processing Systems
Volumen	56
Número	1
Páginas	17-23
Fechas	Julio
DOI	http://dx.doi.org/10.1007/s11265-008-0252-0
Grupos de Investigación	Grupo de Integración de Sistemas Digitales (GISED)