Efficient FPGA-Implementation of two’s complement digit-serial/parallel multipliers

Efficient FPGA-Implementation of two's complement digit-serial/parallel multipliers

Año	2003
Autores	Javier Valls Coquillat
Coautores	J. Valls and E. Boemo
Revista	IEEE Transactions on Circuits and Systems II
Volumen	50
Número	6
Páginas	317-322
Fechas	Junio
DOI	http://dx.doi.org/10.1109/TCSII.2003.811438
Grupos de Investigación	Grupo de Integración de Sistemas Digitales (GISED)